如何解決線路板在高速設(shè)計中信號的完整性問題

發(fā)布時間:2018-04-18     瀏覽量:3650

線路板設(shè)計

     關(guān)于線路板信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance),走線的特性阻抗,負(fù)載端的特性,走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 


 

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